H.264 Integer Transform을 위한 ASSP의 DPU 구조와 명령어 설계

Alternative Title
Design of DPU Architecture and Instructions of ASSP for H.264 Integer Transform
일반대학원 공학계열
The Graduate School, Ajou University
Publication Year
본 논문에서는 ITU-T Video Coding Experts Group (VCEG) 과 ISO/IEC Moving Pictures Experts Group (MPEG) 에서 제안된 가장 최근의 영상 압축 기술인 H.264에 대한 분석을 통해 H.264 코덱을 구현하는 블록 중 일부인 정수 변환 (Integer Transform)을 효율적으로 지원하는 특정용도 신호처리 프로세서 (ASSP : Application-Specific Signal Processor) 의 명령어 및 이를 지원하는 하드웨어 구조를 제안한다. H.264의 정수 변환 (Integer Transform) 은 기존의 이산 여산 변환 (DCT : Discrete Cosine Transform) 에 비해 정수 단위의 연산이 주를 이루고 있기 때문에 복부호화시 발생할 수 있는 오차를 줄이고, DCT에 비해 비교적 연산이 간단하여 하드웨어로 구현하기가 더 수월하다. 본 논문에서는 이러한 정수 변환을 효율적으로 구현하기 위해 정수 변환의 연산에 있어 공통된 부분을 분석하고, 이를 효과적으로 처리할 수 있는 명령어를 제안하였다. 뿐만 아니라 정수 변환을 효율적으로 처리하는 명령어를 지원하기 위한 ASSP의 데이터 처리 유닛 (DPU : Data Processing Unit) 의 구조를 제안하였고, 그에 따른 추가적인 하드웨어 구조도 제안하였다. 정수 변환 연산의 특성 분석을 통해 고성능으로 동작하는 ASSP의 DPU 및 하위 블록들의 구조를 제안하였고, 이를 효과적으로 지원할 수 있는 제안된 명령어의 집합 또한 제안하였다. 제안된 명령어와 하드웨어 구조의 분석과 기존 DSP들의 성능 분석을 통해 제안된 ASSP가 기존 DSP에 비해 작은 크기를 가짐에도 불구하고 동등하거나 우수한 성능을 보이고 있음을 입증하였다.
Alternative Abstract
H.264 is the latest video coding standard announced by the ITU-T Video Coding Experts Group (VCEG) and ISO/IEC Moving Pictures Experts Group (MPEG). Compared to the previous video coding standards, such as MPEG-4 and H.263, H.264 provides an improved coding efficiency of up to 50% over a wide range of bit rate and video resolutions. However, it has about 2 times more hardware complexity for a decoder, and about 10 times more hardware complexity for an encoder than the MPEG-4 Visual codec for the Simple Profile. Because of the hardware complexity, the H.264 codec is usually implemented with Application-Specific Integrated Circuit (ASIC) chips and/or multiple processors, such as ARM and multiple programmable DSPs. Application-Specific Signal Processor (ASSP) solutions adopt high performance and low power consumption of ASIC solutions and flexibility of programmable DSP solutions. This paper presents application-specific instructions and DSP architectures for the integer transform of H.264. The proposed instructions can support computations of 4 x 4 integer transform in H.264 codec. The architecture employs an efficient Data ALU supporting the special instructions. Performance comparisons show that the number of required MIPS for real-time processing improves over 50% compared with TMS320C55x and over 10% compared with TMS320C64x for the 2D DCT computation. However, the size of the DSP is much smaller than the existing DSPs.

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Graduate School of Ajou University > Department of Electronic Engineering > 3. Theses(Master)
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