차세대 Memory 반도체의 Gate 재료의 변경과 함께 구조가 점점 미세화가 되면서 공정 온도를 낮춰야 하는 직면적인 상황이 초래 되었다. 실리콘 질화막은 Gate 구조에서 Source에서 Gate, Gate로부터 Drain 전류 간섭 현상에 대해서 억제하기 위해 절연막으로 사용되고 있다. 이러한 절연막 박막은 높은 종횡비 (Aspect Ratio)를 가진 구조에서 균일하게 성장시켜 Step coverage 특성을 향상 시켜야 한다.반도체가 미세화가 이루어지면서 기존에 증착 되었던 LP-CVD 방식의 고온에서 증착 된 실리콘 질화막에서 이전보다 온도를 낮춰서 진행하는 원자층 증착 방식의 실리콘 질화막으로 사용 되었고 지금은 그 이하의 온도를 낮춰서 저온 플라즈마 원자층 증착 방식으로 실리콘 질화막으로 변천하여 왔다. 반면에 저온 공정에서 증착 되는 실리콘 질화막은 물질의 분자와 분자의 결합도가 낮고 박막 밀도가 낮아 불산 습식 식각률 (Wet Etch Rate) 상당히 높아서 사용하기에는 많은 어려움이 내재되어 있다. 이러한 실리콘 질화막 박막 특성 중에 불산 습식 식각률 (Wet Etch Rate)에 대한 내성 향상을 목표와 더불어 박막 밀도 (Film density) 및 박막 내에 함유 되어진 불순물 제거에 대해서는 수소 라디칼 반응(Hydrogen Radical reaction)으로 개선 할 수 있는 것을 평가를 통해서 증명 하였으며, 플라즈마 원자층 실리콘 질화막 박막을 기존에 사용하고 있는 원자층 증착 공정으로 성장한 박막과 동등 수준 이상으로 불산 습식 식각률에 내성 증가와 박막의 물성 향상을 확보 되었다.