하드웨어 복잡도를 줄인 효율적인 LDPC 디코더

Abstract

본 논문에서는 차세대 FEC 기술로 각광 받고 있는 LDPC 부호 중 DVB-S2에 적용 가능한 LDPC 복호기 구조를 제안한다. 먼저 LDPC 부호 및 복호 알고리즘을 분석한 뒤 DVB-S2 표준에 대한 분석을 진행하였다. DVB-S2 LDPC 복호기는 16,200 비트의 Short FECFRAME과 64,800비트의 Normal FECFRAME을 지원해야 하며 각 프레임 별로 서로다른 11개의 부호율의 데이터 프레임을 복호할 수 있는 구조로 설계 되어야한다. 각각의 부호율 별로 패리티 검사 행렬의 정의가 달라져 DVB-S2 LDPC 복호기 구현에 많은 어려움이 있다. 이러한 어려움을 해소하기 위해 Sequential Decoding Algorithm을 적용하여 LDPC 복호를 부분 병렬 처리 할 수 있는 복호기 구조가 제안되었다. 제안한 LDPC 복호기 구조는 체크 노드 업데이트 연산을 360개 단위로 나누어 그룹을 형성하고 각 그룹을 순차적으로 복호 할 수 있는 구조로 설계되었다. 제안한 복호기는 복호 알고리즘으로 Simplified MS 알고리즘을 사용하고 새로운 비트 노드 업데이트 연산 방법을 사용하여 LDPC 복호기에 사용되는 뺄셈기의 수를 2880개 줄여 하드웨어 복잡도를 어느 정도 해소하였다. 또한 Circular Shift 레지스터만으로 정보 노드와 패리티 노드의 값을 적절한 체크노드 연산 유닛에 입력해 줄 수 있는 효율적인 메모리 구조가 적용되었다. Normal FECFRAME 길이의 부호율 1／4인 LDPC 부호에서 Circular Shift 레지스터와 메모리 구조를 위해 270개의 Shift Value와 270개의 메모리 주소가 사용되며 이는 롬 테이블에 저장되도록 하였다. 제안한 LDPC 디코더는 Verilog HDL로 설계하였으며 Mentor Graphics 사의 Modelsim을 사용하여 검증하였다. 보다 효율적인 알고리즘 적용을 위해서 LDPC 부호 및 복호 알고리즘을 C 와 Matlab 언어로 시뮬레이션 하였으며 DVB-S2 LDPC 부호를 모델링하여 C 와 Matlab 언어로 시뮬레이션 하였다.