모서리 효과 억제를 통해 전기적 특성을 향상시킨 적층 게이트를 가진 L 자형 터널 전계효과 트랜지스터

Abstract

반도체 산업은 지난 50여년 동안 무어의 법칙을 따라 일정 주기마다 집적회로(integrated circuit: IC)칩의 접적도가 2배씩 증가하며 성능을 향상하는 방향으로 발전해왔다. IC칩의 근간을 이루고 있는 금속-산화물-반도체 전계효과 트랜지스터(metal-oxide-semiconductor field-effect transistor: MOSFET)가 무어의 법칙을 충실히 따르며 그 크기가 지속적으로 감소해온 것과는 달리, 구동전압의 감소는 상대적으로 더디게 진행되어 왔으며 이는 단위면적당 소비 전력을 지속적으로 증가하는 결과를 초래했다. MOSFET이 높은 on-off 전류비(ION/IOFF)를 유지하면서 구동전압을 감소하기 위해서는 문턱전압 이하 기울기의 역수(subthreshold swing: SS)의 감소가 필수적이다. 그러나 MOSFET은 열전자방출(thermionic emission)을 동작원리로 하기 때문에, 상온에서 60 mV/decade 이하의 SS를 가지지 못하는 근본적인 한계를 가지고 있다. 이러한 한계를 극복하기 위해, 상보형 MOS (complementary MOS: CMOS) 공정과 호환 가능하며 급격한 스위칭 특성을 가지는 터널 FET (tunnel FET: TFET)에 대한 연구가 진행되고 있다. TFET은 열전자방출이 아닌 양자역학적 밴드 간 터널링(band-to-band tunneling: BTBT)으로 소스에서 채널로 전하를 주입하기 때문에, MOSFET의 한계인 60 mV/decade 이하의 SS를 달성할 수 있는 장점이 있다. 그러나 다수의 기존 실험결과들은 높은 터널 저항으로 인해 이론적 기대보다 높은 SS와 낮은 ION을 갖는 기술적 한계가 있다. L자형 TFET은 구조적으로 터널 장벽의 폭(tunnel barrier width)과 터널 접합의 면적(tunnel junction area)을 정의할 수 있기 때문에, 기존의 planar TFET보다 낮은 SS와 높은 ION을 갖는 장점을 가진다. 하지만 L자형 TFET은 소스의 모서리에서 전계 집중효과로 인한 hump 현상으로 SS에 열화가 발생한다. 기존의 연구에서는 hump 현상의 개선을 위해 열처리 공정을 이용하여 소스의 코너에 점진적인(gradual) 불순물 분포를 형성하여 전계 집중효과를 억제하는 방법을 제안하였다. 그러나, 열처리 방법은 높은 열예산(thermal budget)을 가지는 단점을 가진다. 따라서 본 논문에서는 technology computer-aided design (TCAD) 시뮬레이션을 활용하여, L자형 TFET의 소스 모서리에서 발생하는 전계 집중효과의 원인과 전기적 특성에 미치는 영향을 면밀히 분석하고 열예산에 영향을 주지 않는 소자의 구조적인 해결책을 제시하였다. 제안한 소자는 소스의 모서리에 높은 일함수(work function: WF)의 게이트를 가지며, 그 상부에 일함수가 높은 게이트가 적층 형태로 구성되어 있는 구조적 특징을 가진다. TCAD 시뮬레이션을 활용하여 hump 현상을 효과적으로 억제하여 SS를 최소화할 수 있는 최적의 게이트 두께 및 일함수를 가지는 구조를 설계하였다. 뿐만 아니라, 게이트 적층 구조에서 나타난 ambipolar current (IAMB)의 문제를 측벽 sidewall spacer 게이트를 적용하여 해결하였다. 마지막으로 sidewall spacer-게이트를 가지는 L자형 TFET의 실현을 위한 제작 방법을 제안하였다.