ESD damage로 인한 PMIC 불량 개선

Abstract

본 논문에서는 고객 사용조건에서 외부로부터 유입된 ESD가 PCB에 실장 된 PMIC로 2차 방전을 통해 유기되어 단말기에 전원 Reset 및 무감 현상을 일으키는 것을 분석 / 재현하여 PCB 설계 단계에서 보강할 수 있는 방안을 제시하였다. 유입된 ESD가 Main GND layer를 통해 단말기 밖으로 빠져나갈 수 있는 Current path를 어떻게 확보하는지에 대해 본 논문에서 ESD scanning 실험과 Set CDM 시험을 통해 불량 재현을 하였으며 Current spreading 시험을 통해 문제점에 대한 분석을 하였다. 이를 토대로 하여 Pilot 모델에서 개선 효과에 대해 검증 하였다. PMIC의 Vss pin이 Main GND layer로 연결되는 VIA 구조가 충분히 확보 되어야지 단말기에서 발생되는 전원무감 현상이 줄어들 수 있었으며 이는 충분한 Current path가 확보되어야 한다고 말할 수 있다.