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Gated Diode의 항복 전압에 관한 해석적 모델
| DC Field | Value | Language |
|---|---|---|
| dc.contributor.advisor | 최연익 | - |
| dc.contributor.author | 한상길 | - |
| dc.date.accessioned | 2018-11-08T07:50:48Z | - |
| dc.date.available | 2018-11-08T07:50:48Z | - |
| dc.date.issued | 2006-02 | - |
| dc.identifier.other | 1287 | - |
| dc.identifier.uri | https://dspace.ajou.ac.kr/handle/2018.oak/7902 | - |
| dc.description | 학위논문(석사)--아주대학교 일반대학원 :전자공학과,2006. 2 | - |
| dc.description.abstract | 게이티드 다이오드를 효율적으로 설계하기 위해서는 게이트 전압과 항복전압의 관계를 규명할 필요가 있다. 이 논문에서는 물리적 변수에 따른 소자 내부의 표면 전계와 표면 전압 그리고 수직 전계와 수직 전압 분석함으로써 게이트 전압과 항복 전압의 관계를 유도하고 그 결과를 이차원 시뮬레이터 ATLAS 결과와 비교함으로써 타당성을 증명하였다. 게이티드 다이오드 구조는 PN다이오드와 MOS 커패시터를 결합한 구조이다. 이 구조에서 에피층 농도, 산화막의 두께, 게이트의 길이, 그리고 접합깊이를 변수로 하여 게이티드 다이오드의 전계를 분석하였다. 전계를 분석해보면 실리콘 표면전계는 거의 모든 성분의 전계가 성분으로, 게이트 중앙 아래쪽의 수직전계는 거의 모든 성분의 전계가 성분으로 이루어져 있다. 또한 실리콘 표면전계는 일반적인 PN다이오드의 전계와 동일한 분포를 나타내고 게이트 중앙 아래쪽의 수직전계는 MOS커패시터의 수직전계와 동일한 분포를 나타낸다. 이에 실리콘 표면전계는 일반적인 PN다이오드의 표면전계로 분석하고 또 게이트 중앙 아래쪽의 수직 전계는 MOS커패시터의 수직 전계로 분석하여 이 두 성분을 연계함으로써 항복전압을 게이트 전압에 대한 함수로 표현하였다. | - |
| dc.description.tableofcontents | 제 1 장 서 론 ············································································· 1 제 2 장 게이티드 다이오드의 구조 ········································ 6 제 1 절 PN 다이오드의 항복전압 ······································ 6 제 2 절 MOS 커패시터의 전계분포와 전압분포 ············ 11 제 3 장 게이티드 다이오드의 항복전압모델 ······················ 16 제 4 장 시뮬레이션 결과 및 고찰 ········································· 23 제 5 장 결 론 ············································································ 31 참고문헌 ···················································································· 32 ABSTRACT ·············································································· 33 부록 ···························································································· 34 |그림 1-1 사각형 마스크를 통한 확산에 의해 형성된 원통형 접합 ·············· 2 그림 1-2 PN 접합의 단면도 ···················································· 3 (a) 역방향 전압 인가시의 공핍층과 전계 분포 (b) A-A'와 B-B'의 전계 비교 그림 1-3 게이티드 다이오드의 단면도 ·································· 5 그림 2-1 PN 다이오드의 전계 분포 ······································· 8 (a) 2차원 전계 분포 (b) 3차원 전계 분포 그림 2-2 표면 전계의 x성분 및 y성분 ·································· 9 그림 2-3 표면 전계의 근사 ···················································· 10 그림 2-4 MOS 커패시터 ······················································· 12 (a) MOS 커패시터 구조 (b) 개념적 모델 (c)전하 밀도 (d) 전계분포 (e) 전압분포 그림 2-5 제한된 게이트 길이를 가지는 MOS 커패시터 ··· 15 그림 3-1 해석적인 식의 유도를 위한 물리적 변수 ············ 17 그림 3-2 VG=-100V 일 때의 전계와 전압 ·························· 18 (a) 전계의 x성분 (b) 전계의 y성분 (c) 실리콘 표면에서의 전계의 x성분 분포 (d) 실리콘 표면에서의 전압분포 (e) 게이트 중앙에서의 수직 전계의 y성분 분포 (f) 게이트 중앙에서의 수직 전압분포 그림 4-1 수평 전계의 피크 값의 변화 ································· 25 그림 4-2 게이트 전압에 따른 항복전압의 시뮬레이션 결과 ···························· 26 그림 4-3 VG=160V일 때의 전류흐름과 표면 전계 ············ 27 (a) 전류 흐름 (b) 표면 전계 그림 4-4 VG=-60V일 때의 전류흐름과 표면 전계 ············ 28 (a) 전류 흐름 (b) 표면 전계 그림 4-5 게이트 길이가 50um일 때의 표면 전압과 표면 전계 분포 ······················ 30 |표 4-1 게이티드 다이오드의 시뮬레이션에 사용된 변수들 ································· 23 표 4-2 원통형 접합의 항복시의 임계전계와 감쇠상수의 시뮬레이션 값 ········· 23 | - |
| dc.language.iso | kor | - |
| dc.publisher | The Graduate School, Ajou University | - |
| dc.rights | 아주대학교 논문은 저작권에 의해 보호받습니다. | - |
| dc.title | Gated Diode의 항복 전압에 관한 해석적 모델 | - |
| dc.title.alternative | Sang kil Han | - |
| dc.type | Thesis | - |
| dc.contributor.affiliation | 아주대학교 일반대학원 | - |
| dc.contributor.alternativeName | Sang kil Han | - |
| dc.contributor.department | 일반대학원 전자공학과 | - |
| dc.date.awarded | 2006. 2 | - |
| dc.description.degree | Master | - |
| dc.identifier.localId | 565141 | - |
| dc.identifier.url | http://dcoll.ajou.ac.kr:9080/dcollection/jsp/common/DcLoOrgPer.jsp?sItemId=000000001287 | - |
- Appears in Collections:
- Graduate School of Ajou University > Department of Electronic Engineering > 3. Theses(Master)
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