DVB-S2 위성방송 시스템의 수신기를 위한 효율적인 프레임 동기회로 설계

Abstract

1945년 Clarke이 처음 위성통신의 개념을 제안한 후 50여년이 지난 지금, 위성은 21세기를 맞이하여 커다란 전환기를 맞이하고 있다. 1990년대 이전만 하여도 위성은 지상망이 미치지 못하는 영역을 커버하는 지상망 보완의 개념으로 통신 및 방송에 응용되어 왔으나 이러한 개념이 최근 크게 변화되기 시작한 것이다. 기존 지상망에선 이루어지지 않고 있던 디지털 방송 실현, 저궤도의 글로벌 이동위성통신 시스템 제안, 글로벌 초고속 통신망 구축을 지향하는 Ka밴드 위성통신 시스템 개발 등을 거쳐 위성은 지상망 대체의 개념으로 그 기능이 확대되기 시작한 것이다. 그에 따라 방송 서비스도 고품질 영상 및 데이터 전송서비스를 구비하게 되었는데 2004년에 이루어진 차세대 위성방송 표준 DVB-S2 시스템은 기존의 위성방송 시스템의 전송 효율을 30%이상으로 향상시켰고, 그 결과 HDTV급의 고품질 방송기능과 다양한 부가서비스를 제공할 수 있게 되었다. 본 논문에서는 이러한 DVB-S2 시스템의 복조기 설계에 관하여 연구하였다. 표준안에 만족하도록 매우 낮은 SNR 환경과 큰 주파수 오차 환경에서도 원활하게 동작할 수 있는 동기부를 설계하였다. 특히 각 블록 알고리즘들을 효율적으로 연계하여 공통 자기 상관기를 사용함으로서 하드웨어 복잡도를 크게 감소하면서 병렬적인 통합 구조를 취함으로써 각 동기부 블록들의 기능들을 상호 보완해 주어 성능면에 있어서 시너지 효과를 유도하는 방법을 제안하였다. 기존의 알고리즘을 그대로 구현할 경우 하드웨어 복잡도가 매우 커서 실용적인 복조기를 구현할 수 없다. 본 논문에서 제안한 방식의 동기부 회로를 사용할 경우 하드웨어 복잡도를 90%이상 감소시킬 수 있을 뿐만 아니라 열악한 채널 환경에서의 전체 시스템 성능을 안정적으로 향상 시킬 수 있고 빠르게 변하는 채널 환경 및 기후 변화에도 능동적으로 대처할 수 있는 성과를 낼 수 있다. 제안된 동기부 회로는 Coware社의 SPW 툴을 이용하여 고정소수점 모델링을 수행하고 시뮬레이션을 통하여 검증하였다. 실제 하드웨어는 Verilog HDL을 통해 구현되었고 ModelSim 툴과 iPROVE FPGA보드에서 검증되었다.