효율적인 스케줄링 기법들을 적용한 저면적 혼합-기수 MDC FFT 프로세서

Abstract

본 논문에서는 고속 데이터 전송을 위한 OFDM 시스템에 적용할 수 있는 고속 혼합-기수 MDC FFT 프로세서를 제안하였다. 제안하는 FFT 프로세서는 데이터 처리율을 높이기 위해 병렬 처리 기법을 사용하였고, 데이터 처리율이 높은 파이프라인 MDC 구조를 채택하였다. 또한, 연산 효율을 위해 혼합-기수 알고리즘을 기반으로 한다. 일반적으로 병렬 경로를 가지는 구조와 파이프라인 MDC 구조는 높은 데이터 처리율을 가지지만 하드웨어 복잡도가 크다. 이에 제안하는 FFT 프로세서는 데이터 처리율은 유지하면서 하드웨어 복잡도 줄이기 위해 복소 상수 곱셈기와 두 가지의 데이터 스케줄링 기법을 제안하였다. 첫 번째 데이터 스케줄링 기법을 통해 복소 곱셈을 위한 twiddle factor 계수를 저장하는 ROM의 크기를 기존 구조에 비해 25% 감소시켰으며, 두 번째 데이터 스케줄링 기법을 통해 복소 상수 곱셈기의 수를 기존 구조 27개에서 16개로 줄일 수 있다. 즉, 제안하는 구조를 적용함으로써 연산 사이클의 증가없이 하드웨어 복잡도를 줄일 수 있으며, 복소 곱셈을 위한 곱셈기의 사용률을 50%에서 94.4%로 올릴 수 있다. 특히, 제안하는 구조는 64/128/256/512-포인트 FFT 연산이 가능하다. 설계된 FFT 프로세서는 Verilog-HDL로 모델링하여 Samsung 65nm 공정으로 합성하였다. 본 FFT 프로세서는 0.36 mm2의 면적을 가지며, 330MHz의 동작 주파수에서 최대 2.64 GSample/s의 데이터 처리율을 보이기 때문에 다양한 통신 표준을 만족한다. 특히, 제안하는 고속 FFT프로세서는 IEEE 802.11ac와 같이 64/128/256/512-포인트 길이를 지원하는 OFDM 변복조 방식의 통신 시스템 개발에 활용될 수 있다.