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측면 도금 기법을 이용한 전력 분배 네트워크의 임피던스 감소 연구
| DC Field | Value | Language |
|---|---|---|
| dc.contributor.advisor | 감동근 | - |
| dc.contributor.author | 연승훈 | - |
| dc.date.accessioned | 2018-11-08T08:06:08Z | - |
| dc.date.available | 2018-11-08T08:06:08Z | - |
| dc.date.issued | 2016-02 | - |
| dc.identifier.other | 21780 | - |
| dc.identifier.uri | https://dspace.ajou.ac.kr/handle/2018.oak/10521 | - |
| dc.description | 학위논문(석사)--아주대학교 일반대학원 :전자공학과,2016. 2 | - |
| dc.description.abstract | 이 논문은 전력 분배 네트워크의 임피던스를 감소하는 패키지 배열 방법을 제안한다. 두 개의 패키지를 보드를 통해 연결하는 것이 아닌, 측면 도금 기법을 통해 직접적으로 연결한다. 시뮬레이션과 제작 밎 측정 실험을 통해 제안한 아이디어로 전력 분배 네트워크에서 큰 루프 인덕턴스를 감소할 수 있음을 보였다. | - |
| dc.description.tableofcontents | 1. 서론 1 1.1 연구배경 1 1.2 연구내용 5 1.3 논문구성 5 2. 전력 분배 네트워크 6 2.1 전력 분배 네트워크의 공진 6 2.1.1 LC 공진 6 2.1.2 Power/ground plane 캐비티 공진 9 2.2 전력 분배 네트워크의 임피던스 10 3. 패키지 배열 방법 11 3.1 BGA(Ball grid array)를 통한 패키징 11 3.1.1 BGA를 통한 전력 분배 네트워크의 구조 11 3.1.2 BGA 패키징을 통한 전력 분배 네트워크의 임피던스 15 3.2 Edge Plating을 통한 패키징 18 3.2.1 Edge Plating을 통한 전력 분배 네트워크의 구조 18 3.2.2 Edge Plating을 통한 전력 분배 네트워크의 임피던스 21 3.3 패키징 방법에 따른 전력 분배 네트워크의 임피던스 비교 24 3.4. 제작 및 측정 결과 26 4. 결론 30 참고문헌 31 Abstract 33 | - |
| dc.language.iso | kor | - |
| dc.publisher | The Graduate School, Ajou University | - |
| dc.rights | 아주대학교 논문은 저작권에 의해 보호받습니다. | - |
| dc.title | 측면 도금 기법을 이용한 전력 분배 네트워크의 임피던스 감소 연구 | - |
| dc.title.alternative | Reduction of Power/Ground Impedance by Edge Plating | - |
| dc.type | Thesis | - |
| dc.contributor.affiliation | 아주대학교 일반대학원 | - |
| dc.contributor.department | 일반대학원 전자공학과 | - |
| dc.date.awarded | 2016. 2 | - |
| dc.description.degree | Master | - |
| dc.identifier.localId | 739685 | - |
| dc.identifier.url | http://dcoll.ajou.ac.kr:9080/dcollection/jsp/common/DcLoOrgPer.jsp?sItemId=000000021780 | - |
| dc.subject.keyword | Edge Plating | - |
| dc.description.alternativeAbstract | We propose a package tiling method for reducing the impedance of a power distribution network (PDN). The PDNs of two packages are directly connected by edge plating, rather than being connected through a board. Experimental results show that the proposed idea greatly reduces the loop impedance. | - |
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- Graduate School of Ajou University > Department of Electronic Engineering > 3. Theses(Master)
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