최소값 전달방식을 이용한 저 복잡도의 Multi-Split LDPC 복호기 설계

DC Field Value Language
dc.contributor.advisor선우명훈-
dc.contributor.author이재도-
dc.date.accessioned2018-11-08T07:56:57Z-
dc.date.available2018-11-08T07:56:57Z-
dc.date.issued2012-02-
dc.identifier.other12269-
dc.identifier.urihttps://dspace.ajou.ac.kr/handle/2018.oak/8883-
dc.description학위논문(석사)아주대학교 일반대학원 :전자공학과,2012. 2-
dc.description.abstractLDPC 부호는 shannon 한계 근처의 오류 정정 능력과 LDPC 복호기가 가진 높은 병렬처리 가능성으로 인해 최근 많은 주목을 받고 있는 차세대 에러 정정 부호이다. LDPC 복호기 성능은 연산의 정확성과 그 하드웨어적인 구조에 따라 영향을 많이 받는다. LDPC 복호기에 사용되는 알고리즘은 크게 두 가지가 있다. 첫 번째는 행 연산에서의 절대값 계산으로 gallager 함수를 사용하는 SPA 알고리즘이고 두 번째는 gallager 함수의 특성을 이용하여 최소값만을 찾아내는 MS 알고리즘이다. LDPC 복호기에 사용되는 하드웨어적인 구조는 크게 세 가지가 있는데, 행 연산기와 열 연산기 하나만으로 연산을 수행하는 직렬 복호구조와 몇 개의 행 연산기와 열 연산기를 두어 메모리를 통해 연산하도록 하는 부분 병렬 복호구조, 그리고 패리티 검사 행렬의 모든 행 연산과 열 연산 수 만큼의 연산기를 두는 전 병렬 복호구조가 있다. 본 논문에서는 전 병렬 Multi-Split LDPC 복호기의 하드웨어 복잡도를 줄인 새로운 복호기 구조를 제안한다. 각 파티션간의 부호 값 전달을 위한 회선을 재사용하여 행 연산 결과값에 대한 부호 값뿐만 아니라, 최소값에 대한 정보도 파티션들 간에 전달이 되도록 설계하였다. 제안하는 Multi-Split 복호 방식은 파티션을 두 개로 나누었을 때 기존 Multi-Split 복호 구조보다 BER = 10-7에서 1.0dB 의 부호화 이득이 있으며 더 적은 수의 고정 소수점 표현 방식을 사용하여도 높은 성능을 보인다. 이를 이용하여 더 적은 수의 고정 소수점 표현 방식을 이용하여 복호기를 설계 하였을 때 기존 Multi-Split 복호 구조보다 하드웨어 복잡도가 더 적은 복호기 설계가 가능하다. 제안된 LDPC 복호기는 Verilog HDL을 이용하여 설계되었으며 Modelsim을 이용하여 시뮬레이션 되었다. 또한 Synopsys사의 Design Compiler Version C-2010.03을 이용하여 90nm IBM 공정을 사용하여 합성하였다.-
dc.description.tableofcontents국문요약 제목차례 그림차례 표차례 제 1 장 서 론 1 제 2 장 LDPC 코드와 메시지 전달 복호 알고리즘 4 제 1 절 Sum-Product 알고리즘 (SPA) 6 제 2 절 MinSum 알고리즘 (MS) 8 제 3 장 Multi-Split 복호구조 10 제 1 절 Multi-Split 복호구조 10 제 1 항 SPA Split 12 제 2 항 MS Split 13 제 2 절 기존 Multi-Split 복호 구조 13 제 4 장 제안하는 Multi-Split 복호구조 16 제 1 절 제안하는 행 연산기 구조 16 제 2 절 평준화 상수 (Normalization Factor) 23 제 3 절 오류 정정 성능 분석 26 제 4 절 제안하는 전 병렬 MS Multi-Split 복호기 구조 28 제 5 장 제안하는 Multi-Split 복호구조의 하드웨어 구현 30 제 1 절 고정 소수점 표현 방식 분석 30 제 2 절 구현 결과 32 제 6 장 결 론 35 참 고 문 헌 36-
dc.language.isokor-
dc.publisherThe Graduate School, Ajou University-
dc.rights아주대학교 논문은 저작권에 의해 보호받습니다.-
dc.title최소값 전달방식을 이용한 저 복잡도의 Multi-Split LDPC 복호기 설계-
dc.title.alternativeLee Jaedo-
dc.typeThesis-
dc.contributor.affiliation아주대학교 일반대학원-
dc.contributor.alternativeNameLee Jaedo-
dc.contributor.department일반대학원 전자공학과-
dc.date.awarded2012. 2-
dc.description.degreeMaster-
dc.identifier.localId570009-
dc.identifier.urlhttp://dcoll.ajou.ac.kr:9080/dcollection/jsp/common/DcLoOrgPer.jsp?sItemId=000000012269-
dc.subject.keywordregular LDPC decoder-
dc.subject.keywordMulti-Split-
dc.subject.keywordSplit-Row-
dc.description.alternativeAbstractLDPC code have been considered as next-generation error-correcting code which have recently received significant attention due to near the Shannon limit and their inherently parallelizable decoder architectures. The performance of LDPC decoder is greatly influenced by decoding algorithm and their architecture. There are two major decoding algorithms for the LDPC decoder. First is the SPA algorithm that uses gallager function for absolute calculation of row processing and second is MS algorithm that find a minimum value using the characteristics of the gallager function. The architectures for LDPC decoder can be classified under three large class. Serial architecture uses each one row processor and column processor for the decoding, partial-parallel architecture consists of some row, column processor and memories which store the calculating values. At last, full-parallel architecture puts all row and column processors of the parity check matrix to decoding process. This paper propose the new decoding architecture that reduces the hardware complexity of the conventional full-parallel Multi-Split LDPC decoder. The proposed architecture passes the information of minimum value by reusing of sign wires that pass sign value between partitions. When the parity check matrix is divided into two partitions, the proposed decoding scheme has 1.0dB lower coding gain at BER = 10-7 compared the conventional Multi-Split LDPC decoder. The proposed architecture shows higher decoding performance when uses lower fixed-point representation number. Therefore, the proposed architecture can be implemented with lower hardware complexity when the decoder adopted lower number representation compared with the conventional Multi-Split LDPC decoder. The proposed decoder architecture was designed using Verilog HDL and simulated by the Modelsim. The Design Compiler Version C-2010.03 and IBM 90nm library is used to synthesize the decoder.-
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Graduate School of Ajou University > Department of Electronic Engineering > 3. Theses(Master)
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